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2024,54(4):523-541, DOI:
Abstract:
集成电路工艺是芯片制造的关键技术,也是推动芯片性能提升的主要动力。模拟集成电路作为集成电路的重要组成部分,是电子系统与自然界模拟信息交换的桥梁,具有应用范围广、产品门类多、工艺耦合度高等特点,因此模拟集成电路工艺技术呈现了高压、高速、高精度或多样化的器件集成等特征,并结合不同产品需求、不同工艺特征进行综合折中形成独特的工艺发展路径。本文综述了模拟集成电路工艺技术的发展历程及研究进展,系统分析了业界主流的互补双极、BiCMOS、BCD及RF/混合信号 CMOS工艺的主要特征、技术水平与发展趋势,从而为模拟集成电路工艺选用和开发提供参考。
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2024,54(4):542-546, DOI:
Abstract:
针对目前业界主流伯克利短沟道绝缘栅场效应晶体管模型绝缘体上硅(Berkeley Short-Channel Insulated Gate Field Effect Transistor Model Silicon-On-Insulator,BSIMSOI)模型无法满足高温集成电路仿真需求的问题,开展了绝缘体上硅(Silicon-On-Insulator,SOI)金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)器件高温模型研究。提出了一种应用于部分耗尽型绝缘体上硅(Partially Depleted Silicon-On-Insulator,PDSOI)器件高温漏电的建模方法,通过引入亚阈值漏电参数的温度关系模型,对现有BSIMSOI模型进行优化,获得了适用于250 ℃的PDSOI MOSFET高温模型。然后利用0.18 μm PDSOI MOSFET进行高温模型的参数提取与验证,模型仿真数据与测试数据拟合良好,尤其是漏电流误差减小到5%以内,大大提高了器件模型高温下的仿真精度。
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欧宏旗,龙翠平,朱梦蝶,陆泽灼,张羽翔,安宁,梁康弟,龚榜华,裴颖,税国华,刘建,张扬波,刘青
2024,54(4):547-550, DOI:
Abstract:
兼顾纵向PNP晶体管高电流增益和高击穿特性,设计了一种基于绝缘体上硅(SOI)全介质隔离的P外延互补双极工艺,通过优化纵向PNP晶体管的基区掺杂浓度和有效基区宽度,获得一种高电流增益的纵向PNP晶体管,器件增益β≥500,耐压大于等于30 V。
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路婉婷,阚玲,刘青,杨赉,刘娇,张新宇,李永林,孔相鳗,龚榜华,谢迪
2024,54(4):551-557, DOI:
Abstract:
介绍了一种采用40 V高压双极工艺制作的新型集成隐埋齐纳二极管的稳定性研究。这种新型隐埋齐纳二极管击穿电压值可调,齐纳击穿区避开表面,隐埋在硅体内,且内阻小、噪声低。首先分析了40 V高压双极工艺现有的次表面集成齐纳二极管长期稳定性和热稳定性不足的原因,接着介绍了新型集成隐埋齐纳二级管的工作机理。对新型集成隐埋齐纳二极管开展了老化试验,通过分析试验数据验证了新型集成隐埋齐纳管结构的有效性。
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2024,54(4):558-563, DOI:
Abstract:
将GaN器件与Si集成电路进行单片异质集成是当前微电子领域的前沿研究方向之一,而直接从材料定义系统的选区外延法是其中最具潜力的技术途径。针对选区外延法的实施过程中,选区外延GaN的高温过程会严重影响已制Si集成电路功能的问题,提出一种MOSFET沟道热扩裕量预留技术,并通过理论分析和仿真实验验证了该技术的可行性与有效性。研究结果克服了选区外延法的固有缺陷,能够在实现GaN/Si单片异质集成的同时,保障Si集成电路的功能,为单片异质集成GaN/Si技术的发展提供了有益新思路。
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2024,54(4):564-569, DOI:
Abstract:
在高压GaN半桥栅驱动系统应用中,需要通过电平位移电路来实现信号在不同电压域之间的转换。为了保证转换过程中的信号完整性,设计了一种面向GaN驱动的高噪声抗扰度电平位移电路。在半桥开关节点电压发生快速切换时,针对电路内部大寄生电容节点充放电导致输出误翻转的问题,采用交叉耦合方式抑制共模噪声电流传递,实现了较高的噪声抗扰度。另外,采用电压-电流转换技术提高了抗负压能力。基于0.8 μm 600 V高压BCD工艺进行电路设计。仿真结果表明,该电平位移电路平均传输延时为5.62 ns,dV/dt噪声抗扰度为200 V/ns,在6 V电源电压下允许开关节点负压低至-4.5 V。
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2024,54(4):570-576, DOI:
Abstract:
为使同步数字体系(Synchronous Digital Hierarchy,SDH)设备获得高质量的时钟信号源,提出了一种使用8 kHz输入时钟信号综合出低抖动9.72 MHz输出时钟信号的全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)。该ADPLL使用了一种新型的滤波式鉴相器,通过特定的算法实现了对极低占空比周期信号的相位检测和比较,并结合数控振荡器对输出时钟信号进行调整,使得9.72 MHz输出时钟信号具备低抖动特性。该设计在Xilinx的Pynq-Z2上进行了验证,测试结果表明,ADPLL锁定范围为7.998 36 kHz~8.001 64 kHz,相应的输出时钟信号范围为9.718 007 4 MHz~9.721 992 6 MHz,9.72 MHz输出时钟信号峰峰值抖动仅为1.6 ns@9.72 MHz,约为0.016UI,远低于ITU-T G.813规范的要求(0.5UI)。
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2024,54(4):577-583, DOI:
Abstract:
针对电流舵DAC高频下因时钟馈通而导致动态性能指标降低的缺点,提出了一种自适应开关限幅单元,通过对摆幅进行限制从而减少了馈通效应,并且结合开关驱动电路改变了栅极控制信号交叉点的位置,降低开关翻转引入的毛刺,提高了无杂散动态范围。采用了CMOS 0.18 μm工艺,结合四项开关等其他结构,设计了一种16位1.5 GSPS的电流舵DAC,并对DAC的性能进行了仿真和测试。测试结果表明DAC拥有良好的线性度,在1.5 GSPS采样率和70 MHz输入频率的情况下,无杂散动态范围(SFDR)为78.59 dB,动态性能良好。
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2024,54(4):584-589, DOI:
Abstract:
采用SMIC 180 nm CMOS工艺,设计了一款低功耗3阶3 bit Delta-Sigma调制器(DSM)。该调制器工作于半周期相位,积分器采用共源共栅型悬浮电源动态放大器(FIA)结构,该结构能够有效降低电路功耗,通过使用多位量化器提高信噪比,并采用数据加权平均(DWA)技术抑制调制回路中因匹配单元误差引起的非线性失真。调制器工作于2.5 MHz,信号带宽20 kHz,仿真得到,在1.2 V的电源电压下功耗为113 μW,SNR/SNDR为98.77/98 dB。
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2024,54(4):590-596, DOI:
Abstract:
基于0.18 μm CMOS工艺,设计了一款18位、采样率为5 MS/s的高精度逐次逼近型模数转换器(SAR ADC)。整体电路采取两步法的设计思路,利用全差分环形放大器将前级8位电容分裂型 ADC的剩余电压放大后,再由后级10位桥接电容型ADC继续采样和量化,以此实现了高精度的模数转换器。采用了全差分环形放大器,该种放大器有高带宽、高增益和较低功耗的特点,在较低的功耗代价下,全差分环形放大器既有效提高了整体电路的精度,又充分验证两步SAR ADC架构在高精度SAR ADC设计上的可行性。仿真结果表明,在3 V电源电压、5 MS/s采样率下,SAR ADC的有效位数(ENOB)为17.03 bits,功耗为5.12 mW,无杂散动态范围(SFDR)为107.5 dB,信噪失真比(SNDR)为104.3 dB。
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2024,54(4):597-603, DOI:
Abstract:
基于130 nm 双极型晶体管与互补金属氧化物半导体(Bipolar and Complementary Metal Oxide Semiconductor,BiCMOS)工艺,提出了一款由跨导参考源与温度系数校准电路构成的,应用于超低增益温漂放大器的正温度系数跨导基准电路。提出的正温度系数跨导基准电路被应用于K频段4通道相控阵接收芯片中,根据接收芯片射频信号链路中各级放大器负载阻抗的温漂特性,设置合适的正温度系数跨导的参考电流,确保各级放大器以及射频信号链路的增益在工作温度发生变化时维持在极低的变化范围内。芯片实测结果表明:含四级有源放大器的接收芯片射频信号链路在中心频率19 GHz处的常温增益等于22.8 dB;在17 G至21 GHz工作频段内,-45 ℃至85 ℃温度下,最大增益温漂小于2.9 dB。芯片占用面积3.5 mm×2.5 mm。
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2024,54(4):604-610, DOI:
Abstract:
介绍了一款带前馈的自适应斜坡电压模Boost转换器芯片,与传统电压模控制DC-DC转换器芯片相比,所提出的控制环路的斜坡电压幅值和斜率的直流值由输入电压和输出电压决定,具有自适应斜坡特性,减小了转换器的线性和负载调整率。同时,通过加入输入电压前馈通路和快速反馈通路,提高了线性和负载瞬态响应速度。该Boost转换器采用0.18 μm BCD工艺进行设计验证。仿真结果表明,输出电压的线性和负载调整率均低于0.5%;在3.6~4.2 V输入电压瞬态变化时,输出电压过冲/下冲的范围均在1%以内,恢复稳定的时间在50 μs左右;在100~200 mA负载瞬态变化时,输出电压过冲/下冲的范围均在0.5%以内,恢复稳定时间在45 μs左右。
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2024,54(4):611-616, DOI:
Abstract:
提出了一种基于GaN器件驱动的Buck变换器的自适应死区控制电路。该电路通过检测开关节点的负压时长和大小来判定死区时长,通过设定负反馈实现死区时长的自适应调节。开关节点电压上升沿和下降沿最优死区时长分别可以达到0 ns和0.7 ns。该死区控制电路不仅可以实现高精度的亚纳秒死区控制,还可以快速启动并且在负载变化的情况下实时调节死区时长。电路包含负载阶跃保护模块,在检测到负载快速下阶跃时,可以快速重置死区时长,保证功率管可以安全工作。在12 V转1 V的Buck变换器中添加自适应死区控制技术,对比恒定死区控制,在自适应死区时间控制下该变换器转换效率最高可以提升3.7%。
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2024,54(4):617-624, DOI:
Abstract:
当时钟与数据恢复电路(Clock and Data Recovery,CDR)作为FPGA内嵌的电路模块时,需要具备灵活的应用配置以适应不同协议下的通信需求。根据不同协议对CDR性能指标的要求,通过量化环路带宽、环路延迟及恢复时钟抖动三者之间的关系对CDR电路进行建模,经过数学分析得到电路各部分模块的最佳增益系数作为配置参数。此外通过控制状态机的工作状态切换实现环路的快速锁定机制,极大地降低了环路锁定时间。基于SMIC 28 nm CMOS工艺,设计了一款数据输入范围在1.5 G~12.5 Gbit/s、参数可编程的PI-CDR电路,适用于8 B/10 B、PRBS的数据调制方式。经过后仿测试,电路最大可追踪1 250 ×10-6的频差,环路锁定时间小于151 ns。
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2024,54(4):625-631, DOI:
Abstract:
介绍了一种模拟数字结合的时分交织模数转换器的校正方法,包括模拟时钟调整电路、频域误差检测电路以及数字误差校正方案等,针对传统时分交织校正算法校正方案复杂、扩展难等缺点, 结合模拟电路的粗校正和数字校正方案的细校正,创新性地提出一种综合校正机制,能够有效地完成检测误差分配,实现粗校正和细校正的有效配合,并跟踪误差随频率和温度变化的波动,完成多通道模数转换器的通道误差校正, 具有设计结构简单、易于扩展和稳定的特点 。
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2024,54(4):632-637, DOI:
Abstract:
现场可编程门阵列(Field Programmable Gate Arrays, FPGA)原型验证是芯片设计中的重要环节,其应用能够显著提升芯片整体验证速度并揭示其他验证方法难以发现的系统设计缺陷。对于FPGA原型验证系统的调试,主流的工具为集成逻辑分析仪,但其存在如下问题:消耗大量块随机存取存储器资源、调试深度较低、基本触发方式少。针对这些问题,提出了一种深度调试系统。与Xilinx公司的集成逻辑分析仪相比,所提调试系统的触发逻辑表达式支持各种逻辑组合,具备更加灵活的触发设置。在采样深度方面,它可以达到400 000 bits,相比集成逻辑分析仪的最大采样深度131 072 bits,提高了205.2%。在采样宽度为200 bits、采样深度为131 072 bits的情况下,只需占用FPGA的10个块随机存取存储器资源,仅为集成逻辑分析仪的1.4%。
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2024,54(4):638-643, DOI:
Abstract:
可变增益放大器作为接收机系统前端核心模块,具有调整增益、稳定功率、调整信号动态范围的作用,其性能直接影响整个系统的动态、带宽、灵敏度等核心技术指标。基于0.18 μm双极型工艺设计了一款可变增益放大器,电路核心结构由跨导(GM)单元、GM单元偏置模块和固定增益放大器组成,固定增益放大器采用折叠共射共基结构提高增益与带宽,通过设计GM单元偏置电路产生连续控制电压实现dB线性可变增益放大器设计。后仿真结果表明,电源电压为5 V,3 dB带宽为500 MHz,增益线性控制范围为-7.5~42.5 dB,半增益处输出1 dB压缩点为9 dBm,高低温条件下增益误差小于1.3 dB。
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2024,54(4):644-652, DOI:
Abstract:
随着大数据和计算技术的发展,数据驱动的可靠性预测方法在电子和电力系统领域正被越来越广泛地应用。对国内外功率场效应晶体管(MOSFET)数据驱动的可靠性预测方法进行介绍和分析,揭示该方法从经典统计方法到先进机器学习方法的演变过程,对于统计学方法,介绍了高斯过程回归、自回归积分移动平均模型等经典统计学方法,以及不断优化和扩展模型以进行改进的统计学方法;对于机器学习方法,集中探讨了如支持向量机、人工神经网络以及当前不断发展的深度学习模型,最后,总结发展趋势并探讨未来研究方向。
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2024,54(4):653-658, DOI:
Abstract:
近年来,人工智能技术在集成运算放大器设计中的应用成效逐步显现。本文阐述了利用神经网络技术,辅助运算放大器设计的基本原理和研究现状。重点描述了如何通过使用深度Q网络结合粒子群优化、多目标遗传算法结合SPICE优化、贝叶斯优化等人工智能设计方法,提高运算放大器设计效率、获得更好的器件性能,并对人工智能技术对芯片设计未来发展的影响进行了展望。可为采用人工智能技术辅助放大器设计的模拟集成电路设计人员提供参考。
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2024,54(4):659-664, DOI:
Abstract:
介绍了关于IGBT的注入增强原理,以及使用Sentaurus TCAD 软件对不同Mesa宽度以及不同沟槽栅长度的器件进行了仿真优化。根据仿真结果以及第三代FS Trench设计平台,设计了一款650 V MPT-IGBT(Micro-Pattern Trench IGBT)。根据流片样品的测试结果表明,相比于传统的元胞节距(pitch)为4.5 μm IGBT,本文的器件可以在降低39%正向压降的同时,关断损耗降低50.6%,实现相对于传统IGBT性能的提升。且该器件结构完全兼容现有的制造工艺,不需要额外进行制造工艺的研发。
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2024,54(4):665-670, DOI:
Abstract:
D IC器件通过三维堆叠技术显著提升了系统的集成度,增加了系统的功率密度,同时也带来了显著的热管理挑战。为了更好地对3D IC器件进行热分析,对3D IC进行结构建模,通过热路分析的方法对最高层芯片温度进行了估计,在此基础上考虑TSV结构及不同TSV截面面积对芯片有源层温度的影响。最后,综合3D IC结构特征和热特性分析方法,基于MATLAB编写了3D IC 的温度预测软件,并将该软件与商业COMSOL软件精度和效率对比, 该软件优势在于,在满足一定的温度预测精度条件下,支持用户自定义3D IC的重要参数并迅速给出不同层芯片的温度预测和可视化表征,实现对不同的堆叠结构参数的3D IC器件进行快速地温度分析。
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2024,54(4):671-675, DOI:
Abstract:
系统地研究了金凸点热超声倒装焊工艺参数,结果表明:焊接压力越大,芯片剪切强度越大,其随着焊接压力的提高而升高。压力不足会导致凸点形变量不足,与基板接触程度不足,压力过大会造成凸点严重变形,凸点已完全平坦化,沿四周过度扩展,焊接压力约为35~45 g/球比较合理;超声功率在40%及以上,剪切力趋于平缓,根据试验结果,使用的超声功率应该从“剪切力/超声功率”曲线的“上坡段”选取,约40%比较合理;随着焊接时间的延长,剪切力先增大,后逐渐减小,对焊接时间而言,过长的超声时间是无效的,反而会使本来已实现焊接的界面反复摩擦和塑性形变而损伤,结合强度降低,合理的焊接时间为1 s左右。经试验考察,当前的焊接工艺参数,在经历长寿命,以及比较严苛的温度应力之后,具有较好的可靠性。
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2024,54(4):676-681, DOI:
Abstract:
SiP堆叠封装技术已经逐渐用于高密度、高性能的集成电路封装中。以SiP堆叠封装为研究对象,对回流焊堆叠工艺中封装的翘曲进行了仿真分析,研究了不同塑封厚度和塑封材料热膨胀系数对封 装翘曲的影响。结果表明,在回流焊升温阶段封装整体翘曲呈现上凸变形,在回流焊降温阶段封装整体翘曲呈现下凹变形,且回流焊降温阶段封装翘曲最大。塑封厚度的增加可以减小在回流焊过程中封装产生的翘曲,而塑封料热膨胀系数的增加则会使封装翘曲变得更为严重。因此通过增加塑封厚度以及减小塑封料的热膨胀系数均可以有效减小回流焊过程中SiP堆叠封装产生的翘曲。
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2024,54(4):682-686, DOI:
Abstract:
在微波集成电路和混合微电路行业,导电胶作为一种替代传统锡铅焊料的组装材料已得到广泛应用,其工艺可靠性成为了国内外微电子封装领域的研究焦点。本文就纯锡和锡铅端头片式元件的粘接工艺进行探索,深入分析和探讨了片式元件端头与导电胶之间脱粘的原因,采用XRF、SEM和EDS等手段对粘接面进行了表征,提出了脱粘机理:在加热过程中,松香与元件端头表面的氧化铅发生化学反应,造成元件端头氧化层“脱皮”,从而导致开裂和脱落。
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2024,54(4):687-691, DOI:
Abstract:
介绍了空间应用中一种双极型开关稳压器芯片,在单粒子辐照下芯片内部基准电压异常,继而导致整个芯片输出功能中断,且在单粒子脉冲结束后,芯片输出中断异常未恢复,需要重新断电再上电芯片才正常工作的情况。基于上述实验现象,从线路级分析器件在异常时候的工作情况,分析了单粒子辐照后器件级的辐照机理。通过芯片内部大电流EMMI实验,结合该双极型带隙基准电路,模拟了单粒子辐射效应造成芯片的异常工作状态。通过器件辐照机理分析和仿真复现,定位了基准电压源的薄弱部位,并从线路原理上给出了版图改进措施,以提升该基准电压源的抗单粒子辐照能力。
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2024,54(4):692-698, DOI:
Abstract:
随着我国航天事业的蓬勃发展,以SiC等为代表的宽禁带导体的抗辐射能力成为当前国内外研究的热点。目前的大部分针对器件级单粒子烧毁、漏电流增加、阈值电压漂移等的研究和试验均在施加静态偏置条件下开展。本文首先针对SiC MOSFET开展器件级辐照效应研究,分析其单粒子辐照安全工作区间。在此基础上,本文进一步设计了抗辐射电源电路作为试验载体,验证SiC MOSFET在电源实际工况下的电、热、抗辐射性能。
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2024,54(4):699-704, DOI:
Abstract:
基于陶瓷基板-金属管壳引脚互连结构,通过温度循环试验与有限元仿真分析,得出了互连结构在温变荷载作用下的热应力分布图,研究结果表明:在长期温度循环试验后,互连结构产生裂纹的主要原因是焊锡、引脚与陶瓷基板之间热膨胀系数不匹配导致的应力积累。给出了引脚互连结构优化设计方案,通过仿真分析与试验研究,表明优化后的互连结构具有更高的长期可靠性。
2024年第54卷第4期
“集成电路工艺技术”专栏
电路与系统设计
动态与综述
半导体器件与工艺
测试与封装
产品与可靠性
2024年第54卷第4期
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2023,53(5):930-937, DOI:
Abstract:
针对采用10号钢为基材的K1-5型外壳的芯片裂纹问题,对其共晶应力进行了仿真,并尝试对工艺过程进行仿真优化。结果表明,无论采用何种缓慢或快速的散热方式,都不能从根本上改变10号钢与Si芯片因热膨胀系数的巨大差异而导致的热应力。通过比较三种不同的管壳材料可知,以可伐材料为基体的K1-5管壳的共晶热应力最低,为316 MPa,而以10号钢为基体的热应力最高,为19 800 MPa,远远超出了硅芯片的极限断裂强度544 MPa。根据应力的基本理论,可伐与Si芯片的热膨胀系数的差异最小,无氧铜次之,而10号钢为最大,这也是以10号钢为基体的K1-5管壳在共晶时芯片开裂的根本原因。将管壳基材更换为可伐材料,仿真分析和实际试验结果均证明该管壳能够有效解决芯片开裂的问题。
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2024,54(2):171-176, DOI:
Abstract:
基于 SMIC 180 nm 标准 CMOS 工艺,设计了一款面积仅为320 μm×150 μm的10 bit分段式电流舵数模转换器(DAC)。该设计采用“5+5”式分段,通过电阻实现高位子DAC的量化阶梯,从而减小高位子DAC所需电流。与原始的电阻量化结构相比,改变电流流向,节约了一半的电流源数量。同时通过校准电阻的方式,有效校准了结构中存在的特殊非理想特性。仿真验证结果表明,本分段电流舵DAC微分非线性(DNL)和积分非线性(INL)最大值分别为0.09 LSB和0.34 LSB,无散杂动态范围为64.52 dB,功耗为8.58 mW。与传统结构相比,该结构面积减小约80%,有效减小分段式电流舵DAC的功耗以及面积。
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2024,54(2):189-195, DOI:
Abstract:
针对Wi-Fi 6、Wi-Fi 6E(5 GHz、6 GHz)的低功耗、宽带宽等无线局域网(WLAN)设备需求,基于65 nm CMOS工艺设计了一款两级低功耗宽带低噪声放大器(LNA)。电路第一级采用结合互补共源电路的共源共栅结构,通过电感峰化技术和负反馈技术的运用,提高输入跨导,降低噪声,并拓展带宽和提高增益平坦度。第二级在共漏极缓冲器基础上引入辅助放大结构、电感峰化技术,实现抵消第一级共源管的噪声并拓展带宽。电路采用提出的前向衬底自偏置技术,以降低电路对电源电压的依赖,整体电路实现两路电流复用,从而有效降低了功耗。仿真结果表明,在5~9.3 GHz频带内LNA的S21为17.8±0.1 dB,S11小于-9 dB、S22小于-11.9 dB,噪声系数小于1.34 dB。在0.8 V电压下整体电路功耗为5.3 mW。
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2024,54(2):243-254, DOI:
Abstract:
随着工业物联网趋向数字化、智能化和集成化发展,控制系统需要感知的物理量规模和复杂度都迅速提升。其中数字温度传感器能直接将温度信息转换为数字信号,具有低成本、低功耗、面积小、数字输出等多种优点,可以实时监测系统温度数据,并与反馈机制协同进行反馈调节,目前已经得到广泛应用。在各类数字温度传感器中,基于CMOS工艺寄生三极管(BJT)感温的数字温度传感器在制造工艺上更容易实现,且具有高稳定性和高精度,是工业界产品首选方案。聚焦基于BJT特性实现感温的数字温度传感器,从学术研究成果、工业产品两方面总结其技术路线、发展现状和趋势,为后续温度传感器研究提供参考。
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2024,54(2):207-213, DOI:
Abstract:
基于40 nm CMOS工艺,设计了一种具有高频高电源抑制(PSR)的无片外电容 低压差线性稳压器(LDO)电路。电路采用1.1 V电源供电,LDO输出电压稳定在0.9 V。仿真结果表明,传统无片外电容LDO电路的PSR将会在环路的单位增益 频率(UGF)处上升到一个尖峰,之后才经输出节点处的电容到地的通路开始降低,最高时PSR甚至大于0 dB。采用新型的衬底波纹注入技术的LDO能很好地抑制PSR的尖峰,可以做到全频段都在-20 dB以上,相比传统结构,尖峰处的PSR提高了20 dB以上。该LDO适用于需要低电压供电的射频电路。
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2024,54(2):201-206, DOI:
Abstract:
采用UMC 28 nm CMOS工艺,设计了一款应用于光接收机、工作在80 Gbit/s PAM4的低噪声模拟前端电路(AFE)。对噪声和带宽进行折中设计,采用了跨阻放大器(TIA)级联连续时间线性均衡器(CTLE)技术和输入电感峰化技术。为了更好地控制低频增益,进一步拓展带宽,采用了跨导跨阻(gm-TIA)结构的VGA。在输入电容100 fF和供电电压1.2 V下,实现的跨阻增益为48.5 dBΩ,带宽为36.1 GHz,平均等效输入噪声电流为22.6 pA/Hz,功耗为14.5 mW。
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2024,54(2):255-263, DOI:
Abstract:
在后摩尔时代,通过先进封装技术将具有不同功能、不同工艺节点的异构芯粒实现多功能、高密度、小型化集成是延长摩尔定律寿命的有效方案之一。在众多先进封装解决方案中,在基板或转接板中内嵌硅桥芯片不仅能解决芯粒间局域高密度信号互连问题,而且相较于TSV转接板方案,其成本相对较低。因此,基于硅桥芯片互连的异构芯粒集成技术被业内认为是性能和成本的折中。总结分析了目前业内典型的基于硅桥芯片互连的先进集成技术,介绍其工艺流程和工艺难点,最后展望了该类先进封装技术的发展。
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2024,54(2):311-316, DOI:
Abstract:
针对LCCC封装器件在温度循环载荷下焊点开裂的问题,首先分析其失效现象和机理,并建立有限元模型,进行失效应力仿真模拟。为降低焊点由封装材料CTE不匹配引起的热应力,提出了两种印制板应力释放方案,并分析研究单孔方案中不同孔径和阵列孔方案中不同孔数量对热疲劳寿命的影响。之后,为降低对PCB布局密度的影响,提出一种新型的叠层焊柱应力缓冲方案,进行了不同叠层板厚度和焊柱间距的敏感度分析。结果表明,更大的开孔面积、更小的叠层板厚度、更密的焊柱可有效降低焊点应力,提高焊点热疲劳寿命,使得LCCC封装器件焊点热疲劳可靠性得到有效提高。
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2024,54(2):196-200, DOI:
Abstract:
噪声消除技术是设计低噪声放大器(LNA)时常用的技术之一,而如何解决LNA噪声与功耗的矛盾始终是设计的难点。文章提出一种新型噪声消除结构,通过主辅支路之间添加反馈回路的方式,在不增加功耗的情况下,实现了消除主辅支路噪声的目的。基于180 nm CMOS工艺,设计了一款应用该噪声消除结构的宽带低噪声放大器。仿真结果显示,该LNA的带宽为0.40~2.36 GHz,S11与S22均小于-10 dB,S12小于-30 dB,最大S21为14.5 dB,噪声系数为2.20~2.34 dB,功耗仅为9 mW。
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2024,54(2):214-220, DOI:
Abstract:
基于SMIC 0.18 μm BCD工艺设计了一种低静态电流、高瞬态响应的无片外电容 低压差线性稳压器(Low Dropout Regulator, LDO)。误差放大器采用一种跨导提升技术,在低静态电流的情况下,实现更高的环路增益及单位增益带宽。由于采用高增益误差放大器,可以通过适当减少功率管尺寸来增强瞬态响应。采用有源反馈,在不引入额外静态电流情况下,增大环路的次极点。同时当LDO输出电压变化时,能够增大功率管栅极的动态电流,实现高瞬态响应。此外在有源反馈的基础上,采用反馈电阻并联小电容的方式,以提高环路稳定性。利用Cadence Spectre软件对LDO进行仿真验证。结果显示,LDO的静态电流仅为10 μA;在负载电流为1 mA的情况下,相位裕度最高可达70.9°;LDO负载电流在500 ns内从1 mA切换到100 mA时,下冲电压为134.7 mV,下冲电压恢复时间为1 μs;负载电流在500 ns内从100 mA切换到1 mA时,过冲电压为155.5 mV,过冲电压恢复时间为430 ns。
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2024,54(2):183-188, DOI:
Abstract:
基于180 nm CMOS工艺,设计了一种应用于音频领域的可重构前馈式3阶Σ-Δ连续时间调制器。传统Σ-Δ连续时间调制器只有一种工作模式,而该设计利用可重构的积分器使Σ-Δ连续时间调制器具有高精度和低功耗两种工作模式。此外,采用的加法器提前技术减小了调制器功耗,负电阻补偿技术提高了调制器的SNDR,额外环路延时补偿技术提高了调制器的稳定性。仿真结果表明,在20 kHz信号带宽、1.8 V电源电压下,低功耗模式下调制器的SNDR为94.7 dB,功耗为291 μW;高精度模式下调制器的SNDR为108 dB,功耗为436.6 μW。
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2024,54(2):177-182, DOI:
Abstract:
针对一阶噪声整形(NS)往往需要增加功耗而以较高的过采样比(OSR)来实现较高的有效位数(ENOB),提出了一种低OSR、低功耗的二阶无源NS SAR ADC。该无源NS模块较高的无源增益可以更好地抑制比较器的噪声;其残差电压是通过开关MOS阵列复用积分电容实现采样,从而无需额外的残差采样电容,避免了残差采样电容清零和残差采样时kT/C噪声的产生,因此减小了总的kT/C噪声。180 nm CMOS工艺仿真结果表明,在不使用数字校准的情况下,所设计的10位二阶无源NS SAR ADC电路以100 kS/s的采样率和5的OSR,实现了13.5位ENOB,电路功耗仅为6.98 μW。
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2024,54(2):277-281, DOI:
Abstract:
薄顶层硅SOI(Silicon on Insulator)横向绝缘栅双极型晶体管(Lateral Insulated-Gate Bipolar Transistor,LIGBT)的正向饱和电压较高,引入旨在减小关断态拖尾电流的集电极短路结构后,正向饱和电压进一步增大。提出了一种注入增强型(Injection Enhancement,IE)快速LIGBT新结构器件(F-IE-LIGBT),并对其工作机理进行了理论分析和模拟仿真验证。该新结构F-IE-LIGBT器件整体构建在薄顶层硅SOI衬底材料上,其集电极采用注入增强结构和电势控制结构设计。器件及电路联合模拟仿真说明:新结构F-IE-LIGBT器件在获得较小正向饱和电压的同时,减小了关断拖尾电流,实现了快速关断特性。新结构F-IE-LIGBT器件非常适用于SOI基高压功率集成电路。
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2024,54(2):235-242, DOI:
Abstract:
采用65 nm CMOS工艺设计了一款用于高速芯片互联的四电平脉冲幅度调制(PAM4) SerDes发射机。该发射机主要由最高有效位通道和最低有效位通道、时钟产生路径、前馈均衡模块、接口驱动电路等构成。采用一种无锁存的并串转换技术,以降低功耗;采用一种分数型前馈均衡技术,获得了超出奈奎斯特频率点的频率补偿峰值,从而扩展频率补偿范围,使输出信号能更好地适应信道。此外,采用带预充电结构的4∶1并串转换器,减小电荷共享效应对电路的影响。仿真结果表明,在1 V电源电压下,整体电路能实现56 Gbit/s PAM4输出信号,输出眼图清晰,且获得电平失配率为93.1%的高线性度,输出摆幅达到480 mV,功耗为75 mW。
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2024,54(2):287-292, DOI:
Abstract:
介绍了一种考虑基区SiC/SiO2界面处复合电流的SiC LBJT改进模型。分析了横向碳化硅双极结型晶体管与其垂直结构之间的区别,将横向BJT的外延层和半绝缘机构等效为衬底电容。再引入一个平行于SiC BJT基极结的附加二极管来描述复合电流,以垂直SiC BJT的SGP模型为基础建立SiC LBJT行为模型。校准了LBJT模型的基区渡越时间,模型与实际器件的开关特性接近吻合。相较于未考虑复合电流的LBJT模型,改进后的模型输出特性曲线与实测数据精度误差较小。该模型可以较精确地描述受复合电流影响的LBJT器件行为。
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2024,54(2):317-322, DOI:
Abstract:
A/D转换器在航空航天系统中的重要元器件,随着器件转换时钟频率不断提高而其工作环境不断恶化,如何准确测试其时间参数对于全面评价A/D转换器性能特别重要。目前对于高速A/D转换器时间参数测试,主流方法是通过示波器直接测试其输出,该方法对于示波器采样速度要求比较高。文章提出一种高速A/D转换器时域重构技术,可以通过计算机数字信号处理方法来实现高速A/D转换器时间参数测试,同时避免对示波器采样速度的依赖。同时,在研究高速A/D转换器时域重构技术方法及其应用的基础上,通过了相关试验验证。
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2024,54(2):298-303, DOI:
Abstract:
建立了3D封装玻璃通孔(TGV)电磁仿真分析模型,对TGV高频信号特性进行了分析,得到了回波损耗S11仿真结果,并研究了信号频率、通孔类型、通孔最大直径、通孔高度、通孔最小直径对S11的影响。选取TGV关键结构通孔最大直径、通孔高度、通孔最小直径尺寸为设计参数,以TGV在信号频率10 GHz下的S11作为目标值,采用响应曲面法,设计17组试验进行仿真,并拟合了TGV S11与其关键结构参数的关系模型。结合遗传算法对拟合模型进行优化,得到TGV S11最优的组合参数:通孔最大直径65 μm、通孔高度360 μm、通孔最小直径尺寸44 μm。对最优组合参数进行验证,发现最优参数组合仿真结果较基本模型S11减小了1.593 5 dB,实现了TGV的结构优化。
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2024,54(2):264-276, DOI:
Abstract:
抛光液是化学机械抛光(CMP)的关键要素之一,其中缓蚀剂是抛光液的基本组分之一。传统的缓蚀剂缓蚀效果差,缓蚀效率低。而复配缓蚀剂因缓蚀效率高、缓蚀效果好和环境友好等优势成为CMP领域研究重点。根据文献,分析了唑类缓蚀剂对Cu/Co阻挡层的缓蚀机理,对近五年来新型复配缓蚀剂在国内外CMP过程中的研究进展以及复配缓蚀剂的实验评价和分子动力学模拟进行了归纳总结。同时评价了电化学法中EIS、OCP和Tafel极化曲线,表面分析法中SEM和AFM,分子动力学模拟中DFT和ReaxFF对缓蚀剂缓蚀效果的分析。最后,对于目前复配缓蚀剂的问题进行了总结与展望。
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2024,54(2):293-297, DOI:
Abstract:
利用TCAD仿真研究一种二维紧耦合电阻场板电流调制原理下的物理模型与最优化结构。通过优化关键工艺与材料参数,改善器件漂移区尖峰电场,最终在相同漂移区掺杂下击穿电压较一维PN结理论击穿电压提升273%,相同归一化击穿电压10%变化范围下,漂移区电荷变化允许冗余范围比现有传统PN超结拓宽15倍。相较于对称电阻场板场效应器件,在现有工艺下非对称优化电阻场板场效应器件能够更好的实现结构小型化与高密度的设计。
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2024,54(2):228-234, DOI:
Abstract:
设计了一种同步流水线静态随机存储器读写控制系统的行为级模型。分析了存储器芯片的控制信号和工作时序要求,利用Verilog硬件描述语言对存储器芯片的读写系统进行了行为级建模。系统包括主机、总控制器和存储器三部分,其中总控制器又包括信号源发生器和数据收发控制器两个子模块。利用Modelsim软件对系统行为级模型进行了仿真验证,结果表明系统控制模型在非猝发(常规)、线性猝发、交织猝发三种工作模式下均可对存储器进行正确读写操作。该模型将主机端源控制信号数量减至最少,极大简化了读写控制流程;采用系统时钟双沿对数据采样传输,提升了系统的稳定性。